| 화웨이, 반도체 새 경로 ‘타우(τ) 스케일링 법칙’ 제시 | ||
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□ (개요) 화웨이는 2026년 5월 25일 상하이에서 열린 IEEE 국제회로시스템학회(ISCAS 2026)에서 반도체 성능 향상의 새로운 접근법으로 ‘타우(τ) 스케일링 법칙’을 발표함
○ 화웨이 반도체 부문 책임자 허팅보(何庭波)는 ‘반도체 새 경로 탐색과 실천’을 주제로 한 연설에서, 기존 무어의 법칙 중심의 ‘기하학적 미세화’ 대신 칩 내부 신호 전달 시간을 줄이는 ‘시간 스케일링’을 제시
 - 기존 반도체 경쟁이 트랜지스터 크기를 줄여 더 많은 소자를 집적하는 방식이었다면, 타우(τ)*스케일링은 트랜지스터 간 신호 전달 거리와 지연 시간을 줄여 시스템 성능을 높이는 방식임
 □ (적용 현황 및 로드맵) 화웨이는 최근 6년간 타우(τ) 스케일링 기반 기술체계를 바탕으로 통신, 컴퓨팅, 단말 등 분야에서 381종의 칩을 설계·양산했다고 설명함
○ 화웨이는 2026년 가을 출시 예정인 차세대 기린(Kirin) 2026 칩에 로직 폴딩 기술을 본격 적용할 계획이라고 소개함
- 화웨이에 따르면 해당 칩은 트랜지스터 밀도가 155MTr/㎟에서 238MTr/㎟로 약 53.5% 향상되고, 대형 코어 전력효율은 41% 개선, 최고 주파수는 3.1GHz에 달할 것으로 제시됨
○ 장기적으로는 2031년까지 타우(τ) 스케일링 기반 고성능 칩에서 1.4나노 공정에 해당하는 등가 트랜지스터 밀도를 달성하겠다는 목표를 제시함
* 이는 화웨이가 실제 1.4나노 노광·제조공정을 확보했다는 의미라기보다, 아키텍처 혁신과 3차원 집적을 통해 1.4나노급에 준하는 집적 효과를 구현하겠다는 의미로 이해할 필요가 있음
□ (글로벌 비교) 화웨이의 이번 발표는 미국의 대중 반도체 제재로 첨단 EUV 노광장비와 선단 공정 접근이 제한된 상황에서, 기존 공정 경쟁을 우회할 수 있는 새로운 기술 경로를 제시했다는 점에서 주목됨
○ TSMC, 삼성전자, 인텔 등이 2나노 이하 선단 공정 확보를 중심으로 경쟁하는 반면, 화웨이는 회로 설계, 첨단 패키징, 시스템 인터커넥트 최적화를 결합한 전략을 강조
○ 주요국과 기업의 기술 경로는 다르지만, 공통적으로는 데이터 이동 거리를 줄이고, 연산·메모리·통신 효율을 높이는 방향으로 수렴하고 있음
  <참고자료>
(26.05.26, 中国发展改革) “韬（τ）定律”横空出世，半导体进步从“缩尺寸”转向“缩时间”
(26.05.25, junxinzhang) 何庭波这篇论文，道出了华为、英伟达、台积电的共同底层逻辑
작성자: 정리 연구원(miouly@kostec.re.kr)
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